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除了上一節(jié)中討論的使用上拉電阻的基本方法外，上拉電阻還可以增加高電平電壓閾值，以利于前后級(jí)信號(hào)的匹配。

例如，當(dāng)TTL邏輯電平驅(qū)動(dòng)CMOS邏輯電平時(shí)，我們通常會(huì)添加一個(gè)上拉電阻R1，如下圖所示：但是為什么？讓我們看一下TTL電平標(biāo)準(zhǔn)圖和CMOS電平標(biāo)準(zhǔn)圖，如下圖所示：可以看出TTL邏輯輸出的最大低電平VOLMAX（0.4V）小于CMOS邏輯輸入的最大低電平VILMAX（0.3×VCC = 1.5V），因此，TTL低電平驅(qū)動(dòng)CMOS邏輯沒(méi)有問(wèn)題，但是TTL邏輯輸出的最小高電平VOHMIN（2.4V）低于CMOS邏輯輸入值VIHMIN的最小高電平（0.7×VCC ＝ 3.5V），換句話說(shuō)，CMOS邏輯可能不能識(shí)別TTL邏輯高電平（注意單詞“可以”）。

那么為什么在添加上拉電阻后TTL邏輯可以可靠地驅(qū)動(dòng)CMOS邏輯呢？讓我們看一下TTL邏輯電路的輸出結(jié)構(gòu)，如下圖所示：（下圖來(lái)自TI的六個(gè)反相器7404數(shù)據(jù)表）實(shí)際上，所有TTL邏輯輸出結(jié)構(gòu)都是相同的，如下圖所示。

下圖。

2個(gè)輸入和門(mén)：（下圖來(lái)自TI的四個(gè)2輸入和門(mén)7408數(shù)據(jù)表）。

如下圖所示，是2輸入或門(mén)：（下圖來(lái)自TI的4個(gè)2輸入或門(mén)7432數(shù)據(jù)表）。

其他TTL邏輯輸出結(jié)構(gòu)相似，因此在此不再贅述。

當(dāng)TTL邏輯輸出為高電平時(shí)，內(nèi)部狀態(tài)如下圖所示：根據(jù)TTL電平標(biāo)準(zhǔn)，輸出高電平VOH至少為2.4V（VOHMIN = 2.4V），即輸出電壓可能也高于或低于CMOS高電壓。

平坦輸入識(shí)別閾值的最小值為3.5V（不可靠），添加上拉電阻后的TTL邏輯電路的狀態(tài)如下圖所示：當(dāng)存在上拉電阻R4時(shí)，晶體管Q3和二極管D2均處于截止?fàn)顟B(tài)，因此輸出電平被上拉至5V的高電平，該電平正確超過(guò)最小值（3.5V） CMOS邏輯高電平判斷閾值的閾值，從而CMOS邏輯電路可以可靠地進(jìn)行高電平判斷。

但是，CMOS邏輯電平又可以可靠地驅(qū)動(dòng)TTL邏輯電平。

讀者可以將兩者的邏輯級(jí)別標(biāo)準(zhǔn)圖進(jìn)行比較，以使事實(shí)更清楚。

上拉電阻還可以提高M(jìn)CU引腳的高級(jí)驅(qū)動(dòng)能力。

正如我們已經(jīng)介紹的那樣，任何單片機(jī)的IO引腳的驅(qū)動(dòng)電流都受到限制（例如STM32單片機(jī)的引腳的驅(qū)動(dòng)容量為25mA），如下圖所示：3.3 V單片機(jī)的IO引腳可以驅(qū)動(dòng)高達(dá)約132歐姆的電阻。

如果驅(qū)動(dòng)器的電阻（負(fù)載）小于132歐姆，則輸出高電平“ H”被驅(qū)動(dòng)。

由于電流驅(qū)動(dòng)能力不足，電流會(huì)降低。

這時(shí)，我們可以添加一個(gè)上拉電阻，如下圖所示：100 ohm負(fù)載需要大約33mA的驅(qū)動(dòng)電流，但是單片機(jī)的IO引腳只能提供25mA，另外8mA將由3.3V直流電源通過(guò)上拉電阻R1提供。

在高速數(shù)字設(shè)計(jì)電路中，信號(hào)傳輸路徑可以用傳輸線來(lái)表征。

通常，差分傳輸線的阻抗約為100歐姆，單端傳輸線的阻抗約為50歐姆。

如果接收端的輸入阻抗與傳輸線的阻抗不匹配（匹配等于含義），則會(huì)引起信號(hào)反射，如下圖所示：實(shí)際上，大多數(shù)接收端的輸入阻抗要大得多。

比傳輸線的阻抗大。

直接將信號(hào)從傳輸線連接到接收端肯定會(huì)引起反射，從而導(dǎo)致信號(hào)完整性（SignalIntegrity，SI）問(wèn)題。

因此，我們通常使用各種端接方法進(jìn)行阻抗匹配。

添加下拉電阻是方法之一，如下圖所示：您還可以結(jié)合使用上下電阻來(lái)匹配阻抗（遠(yuǎn)距離戴維寧端子），如下圖所示：如果讀者擁有DDRIISDRAM應(yīng)用經(jīng)驗(yàn)的人，他們會(huì)發(fā)現(xiàn)存在一個(gè)VTT電壓，如下圖所示：VTT是終止電壓，通常為VDDQ的一半。

差分傳輸線的端接原理也相似。

有關(guān)更多細(xì)節(jié)，請(qǐng)參考系列文章“高速數(shù)字邏輯電平標(biāo)準(zhǔn)的SSTL”。

術(shù)語(yǔ)“高速PCB設(shè)計(jì)的終止”和“高速PCB設(shè)計(jì)的終止”，在此不再贅述。

當(dāng)我們說(shuō)某一個(gè)resi